TRIZ論文: TRIZCON2006
半導体デバイスとその製造時における静電気放電対策にTRIZを適用する
Teong-San Yeoh (Intel Technologies, Malaysia)
TRIZCON2006 国際会議、2006年4月30日〜5月2日, ミルウォーキー, 米国
和訳: 市川旦典 (新電元工業株式会社)、中川 徹 (大阪学院大学)、 2007年4月 2日
掲載:2007. 4. 5.    著者の許可を得て掲載。無断転載禁止。

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編集ノート (中川徹、2007年 4月 3日)

ここに掲載します論文は、ちょうど1年前のTRIZCON2006国際会議で発表されたものです。半導体デバイスの静電気放電対策という一つの専門分野として蓄積されてきた(経験的)技術を、TRIZの発明原理を使って整理して理解した研究です。私は、学会参加報告 (「Personal Report of TRIZCON2006」) でその意義を紹介しました [この紹介部分を和訳して本ページに掲載しておきます]。また、著者から論文の和訳・掲載の許可を得て、「To Do List for TRIZ」のページに掲載してきました。

この3月12日に、市川且典 (かつすけ) さんからメールをいただき、本件の和訳原稿を送ってきてくださったのでびっくりしました。しっかりした訳文でしたので、本ホームページへの掲載許可をお願いしました。昨日ようやく時間ができて和訳を推敲させていただき、市川さんの了解を得て連名でここに掲載いたします。市川さんとのメールのやり取りの一部を以下に引用させていただきます。

(3/12 市川): 当社は個別半導体素子や集積回路素子を販売しており、1年ほど前にIDEA社からTRIZソフトを買って細々TRIZが何であるか触っています。 この中で、 To Do Listにある、 [34] Teoin-San Yeoh: "TRIZ Application in Device & Manufacturing Electrostatic Discharge Control" も参考にしています。
先生の方で、少しでも参考になればと思い、当社で用いている訳文を送付します。ESD,TRIZの専門用語は対応できているつもりです。
先生の文献を、数多く読ませてもらっています。また、IDEA社の昨年8月のセミナでは、司会をなさっている姿を拝見しました。先生のご活躍ならびにTRIZ協議会の発展を願っています。

(3/12 中川): 思いがけないメールと翻訳原稿をいただき、まことにありがとうございます。
To Do List は長くなる一方で、昨年秋の ETRIA 国際会議のものも追加しなければいけないと思っていた矢先でした。非常に有益な論文がTRIZの学会などで発表されており、それを学ぶことによってずっと分かりやすくなるはずだと思って、 このリストを作っております。
翻訳いただいたものを、ところどころですが読ませていただき、正確に訳されていると感心いたしました。原文が少し硬い感じで、なかなか訳すのは苦労されたことと思います。ありがとうございました。
本件の訳を、『TRIZホームページ』にぜひ掲載させてください。...

(3/13 市川):  ... 当社では、田口先生の指導により、品質工学(TM:田口メソッド)をかなり、進めることができました。 しかしながら、最も基本の、割り付ける制御因子は技術者の問題といわれています。ここを強化するにはTRIZしかないと思っています。TRIZホームページは,TRIZ (発明問題解決の理論) の理解と普及のための情報公開の場として非常に役に立っています。...

(4/2 中川):  市川さんが訳して下さいましたYeohの論文を、今日ようやく推敲させていただきました。仕上げましたWord ファイルを添付いたしますので、チェック いただけないでしょうか? お読みいただけばお分かりいただけると思いますが、いろいろと訳文を推敲しております。その主要な意図は、「読者に分かりやすく訳す」ということです。本件の場合は、Yeohの原文がやや舌足らずの感じがあり、それを補って訳すように心掛けています。...
市川さんのご尽力でこのようなよい論文が日本の読者に知られるようになり、ありがたいことと思っております。

(4/3 市川): ワードの原稿を見ました。連名の件了承です。光栄です。
TRIZに関し半導体関係の論文は多くないと思います。この文献が半導体関係の人に対しTRIZを知るきっかけになればと思います。

本論文の和訳と掲載を許可いただいた、著者 (T.S. Yeoh氏)、同所属企業 (Intel Technology社、Malaysia)、国際会議主催者 (Altshuller Institute)、および訳者 (市川且典氏) に厚く感謝いたします。


本論文の紹介 (中川 徹、2007年4月3日)

中川 徹: 「Personal Report of TRIZCON2006」 (2006. 6.21 『TRIZホームページ』掲載 (英文)) 中の関連部分を和訳

Teong-San Yeoh (Intel Technology Sdn. Bhd., Malaysia) [34] が次のタイトルで発表した: "TRIZ Application in Device & Manufacturing Electrostatic Discharge Control". その論文概要の最初の部分は以下のようである。

  「静電気放電(ESD)は半導体デバイスの製造においてしばしば見られる故障メカニズムである。ESDは、人間やマシンから発生し、半導体デバイスを処理している間でさえも発生する。本論文は、デバイスおよびその製造時の静電気放電対策に、TRIZの発明原理を適用することを研究するものである。...」

著者のアプローチは、静電気放電対策の問題に対してTRIZの原理を適用して新しいアイデアを提案しようというのではなく、既存のさまざまなデバイスや製造法をTRIZの発明原理の眼から体系的にレビューしようとするものである。この論文では既存のデバイスを一つ一つ吟味して、それから得られた知見をまとめて、論文概要の後半でつぎのように記述している。

「デバイスの静電気放電対策においては、デバイス保護方式の中で使用される様々なESD保護構造の設計が最重要の鍵である。基本的に、デバイスにおける静電気放電対策は、「高速実行」と「等ポテンシャル」の発明原理に基づく。デバイス中で用いられている様々なESD保護セルの設計の点から見ると、これらのセルの基本的な設計に関与しているTRIZの発明原理には、「曲面」、「事前保護」、「併合」、「非対称」、「分割」、「汎用性」、「分離」、「災いを転じて福となす」、および「仲介」などがある。

  デバイス製造時の静電気放電対策においては、「先取り作用」、「複合材料」、「柔軟な殻と薄膜」の発明原理が実証されている。

  本研究は、デバイス設計とその製造時の静電気放電対策にTRIZの発明原理がどのように適用できるかを評価した最初の試みの一つである。製造プロセスにおいて静電気放電を制御することは非常に難しいので、現在および将来のプロセス技術にとって、発明原理とその適用法をより深く理解することが、一層ロバストなデバイス設計と製造時対策を可能にするであろう。」

-- 従来のTRIZの文献には、「発明の跡づけ」の事例研究が多数ある。そこでは、個々の特許や優れたアイデアを、後から、TRIZの観点を使って分析あるいは説明している。しかし、本論文は、工学の一つの分野 (あるいは特定のトピック) について、TRIZの観点から体系的にレビューしているという点で重要である。このようなアプローチは、他のさまざまな分野やトピックスに対しても同様に、利用可能なものである。


 

半導体デバイスとその製造時における静電気放電対策に
TRIZを適用する

Teong-San Yeoh
インテルテクノロジー株式(有限責任)会社
(ペナン州、マレーシア、 ts.yeoh@intel.com)
発表: TRIZCON2006 国際会議、2006年4月30日〜5月2日, ミルウォーキー, 米国

和訳: 市川旦典 (新電元工業株式会社)、中川 徹 (大阪学院大学)
2007年4月 2日

 

概要

  静電気放電(ESD)は半導体デバイスの製造においてしばしば見られる故障メカニズムである。ESDは、人間やマシンから発生し、半導体デバイスを処理している間でさえも発生する。本論文は、デバイスおよびその製造時の静電気放電対策に、TRIZの発明原理を適用することを研究するものである。

  デバイスの静電気放電対策においては、デバイス保護方式の中で使用される様々なESD保護構造の設計が最重要の鍵である。基本的に、デバイスにおける静電気放電対策は、「高速実行」と「等ポテンシャル」の発明原理に基づく。デバイス中で用いられている様々なESD保護セルの設計の点から見ると、これらのセルの基本的な設計に関与しているTRIZの発明原理には、「曲面」、「事前保護」、「併合」、「非対称」、「分割」、「汎用性」、「分離」、「災いを転じて福となす」、および「仲介」などがある。

  デバイス製造時の静電気放電対策においては、「先取り作用」、「複合材料」、「柔軟な殻と薄膜」の発明原理が実証されている。

  本研究は、デバイス設計とその製造時の静電気放電対策にTRIZの発明原理がどのように適用できるかを評価した最初の試みの一つである。製造プロセスにおいて静電気放電を制御することは非常に難しいので、現在および将来のプロセス技術にとって、発明原理とその適用法をより深く理解することが、一層ロバストなデバイス設計と製造時対策を可能にするであろう。

 

1. はじめに

 静電気放電(ESD)は、その表面が異なる静電位にある物体の間で、電荷が急速に移動する現象であたり、半導体デバイスにとってしばしば見られる故障メカニズムである。静電気放電による損傷は、製造時において、[帯電した] 人間によるデバイスの取扱い(人体帯電モデル)、あるいは [帯電した] ロボットによる取扱い(マシン帯電モデル)によってしばしば起こる。さらにデバイス自身が自動生産の間に帯電し、それが接地へ放電されることにより損傷を起こすことがある(デバイス帯電モデル)。これらの故障メカニズムは、トランジスタのゲート酸化物の降伏、トランジスタのドレーンからソースへの突き抜け拡散 (図1) 、あるいは電荷トラップの形をとることがある。

図1: 静電気放電が起こした、トランジスタのドレーンからソースへの突き抜け拡散

 静電気放電を起こす源は、人間、設備、あるいは半導体デバイスの取扱い、輸送あるいは製造工程中にもある。製造プロセス技術がますます微細化する傾向にあるため、半導体デバイスの静電気放電への感受性 [故障発生度] が一層悪化すると予想されている。ITRS(半導体技術国際ロードマップ) のロードマップを図2に示す。

図2: ITRS 2002 ロードマップ


[訳注:  図表中の主要キーワードの訳]   (年 ノード デバイス上の最大許容静電荷)

 この予想される悪化傾向に対処するためには、デバイスそのものと、デバイス製造時の静電気放電対策が、効果的に導入され、ロバストなことが必要がある。本論文は、標準的な静電気放電対策の実施例について、特にTRIZの発明原理との係わりに注目して、検討する。これは、将来の静電気放電対策がTRIZの発明原理を拠り所とすることを、助けるであろう。

 

2. デバイスのESD [半導体デバイス自身に組み込む静電気放電対策]

 デバイスのESD [すなわち、半導体デバイス自身に組み込む静電気放電対策] においては、デバイス保護方式に使用されている様々なESD保護構造の設計が、最重点である。ESD保護構造の主目的は、最も短い時間で、影響を受けたピン/ボール/接点からデバイスの接地部分に、短パルス(1-100ns)、高ESD電流(1-10 A)の放電を可能にすることである。図3は、デバイス内の様々なESD構造を経由して、シグナルピン(入力)からVccp2ピン(出力)まで流れるESD電流の流れを示す。

図3: シグナルピンからVccp2ピンまでのESD電流の放電経路


(例: Vccp2ピンに対してSignalに+のESD放電波形電流を加える)
(ESD構造)

 基本的に、デバイスのESD保護は「高速実行」の原理 (発明原理21) (すなわち、大急ぎで通過する/急いで行なうこと) による。ここで、デバイスを流れるESD電流は、デバイスの内部構成要素を破損してしまう熱の蓄積を防ぐために高速で移動する必要がある。ESD構造は、ESDの事象が起った場合に放電パスを提供することにより、内部の回路に対する損傷を防ぐ。これは、発明原理11「事前保護」(すなわち、物体の比較的低い信頼性を補うために、前もって非常事態に対応する手段を準備すること)である。その他の発明原理で [その有効性が] 実証されているものには、「等ポテンシャル」(発明原理12) (すなわち、ここでは、電荷の移動を防ぐために2つの物体間の電位を等しくする必要がある)、および、「併合」(発明原理5) (すなわち、ここでは、ESD電流が並列に放電できるように、相似のESD構造がデバイス全体にわたって繰り返される) がある。これらのESD構造は、デバイスの電源(Vcc)と接地(Vss)に対してESDパワークランプの形を持っていて、デバイスのパワー・リング全体に渡ってむらなく配置される。

  デバイスに使用される様々なESD保護セルの設計の点から見ると、これらのセルの基本設計に関係しているTRIZの発明原理には、「曲面」、「併合」、「非対称」、「分割」、「汎用性」、「分離」、「災い転じて福となす」、および「仲介」がある。[これらの詳細を以下に説明する。]

2.1 ESD入力バッファー

 下記の図4に、ESD入力バッファーのためのダイオードの配置について、標準的なもの (通常のもの) と改良したものとを示す。標準的なダイオードの鋭い角は、縁の部分で高電界(コロナ効果)を生じ、ESDの事象の間に降伏する可能性がある。改善されたダイオードの配置においては、角を丸めること (「曲面」の発明原理14)により、高電界効果を防止している。さらに、コンタクトのうちのいくつかは電流の集中を減少させるように改善されており、これは「非対称」(発明原理4) を実証するものである。

図4: 入力バッファーに対するダイオードの配置


(標準的な [通常の] ダイオード配置         改良されたダイオード配置)

 これらのESD構造は、ESDの大電流を吸収できるようにする要求から、貴重なシリコンのスペースを比較的大きく占有するので、広い幅を必要とするときには、面積的によりコンパクトな、短い複数のフィンガーに分割する(「分割」、発明原理1) (図5参照)。

図5: 複数のフィンガーによるダイオードの配置


(フィンガー)

2.2 ESD 入力/出力バッファーおよび出力バッファー

 図6に示す典型的なnチャネルトランジスタは、通常の動作条件の下では正常に動作し、一方、ESDの事象中にはnpnバイポーラトランジスタへ形を変えてしまう。これは一つの部分に複数の機能を実行させ、それによって、他の部分の必要をなくしている (つまり、「汎用性」(あるいは「複数の機能」) (発明原理6)である)。またこれは、npnバイポーラトランジスタが、ESD電流という妨害部分を分離している (つまり、「分離」 (あるいは「摘出」) (発明原理2)) と考えることもできる。ESD電流が低い抵抗で流れるためには、衝突イオン化によって多くの電子・正孔対が生成され、電流が電子雪崩降伏に達する必要がある。十分に多数の正孔が基板に集められたとき、寄生バイポーラトランジスタがオン状態にスイッチされ、ドレーン電流は、ESD電流に対して非常に低い抵抗を提供するスナップバック領域に到達する(図7)。衝突イオン化は、電子雪崩降伏に結びつくので通常動作においては望ましくないが、短い放電時間の大電流であるESD電流の流れにとっては、重要である。これは「災い転じて福となす」(発明原理22) と見なすことができる。

図6:ESD事象中のnpnバイポーラトランジスタ


(ゲート ソース(エミッタ) ドレーン(コレクタ) p基板)

 

図7: スナックバック電流‐電圧特性


(ドレーン電流 低R放電(ESD保護領域) 保持 トリガリング ドレーン電圧)

 金属サリサイド製造工程 [訳注 (市川):トランジスタのゲートの多結晶Siもしくは拡散層上に,金属とSiの反応により選択的に金属のSi化合物を形成する技術] に関していうと、ソースとドレーン拡散は、拡散抵抗を著しく減少させる金属サリサイドの層と結び付けられる。これは一つの問題を生じる、なぜなら、高ESD電流が多数の拡散コンタクトに渡って均等に分布するだけの十分な時間がなく、抵抗の低下により1-2個のコンタクトにだけ集中するだろうからである。この結果、これらのコンタクトに熱が蓄積して高温になり、ESD構造を損傷させる。これを克服するために、高抵抗値を持つn-ウェル拡散をドレーン拡散とゲートとの間に挿入して (つまり、「仲介」、(発明原理24))、サリサイド工程に対して安定化効果を改善する(図8)。基本的に、安定化は、ESD電流が複数のドレーンコンタクトにわたってより均等に分配するための手段を提供するものである。

図8: 安定化効果を持つESD構造の断面


(ソース ゲート ドレーン nウェル p基板 安定化)

 以上は様々なTRIZの発明原理が、デバイスのESD [すなわち、半導体デバイス自身に組み込む静電気放電対策]にどのように用いられているかを、いくつかの例で示したものである。一方、製造時のESDに関しては、他の発明原理が用いられる。これを次節に検討しよう。

 

3. 製造時のESD [半導体デバイスの製造過程における静電気放電対策]

 製造時のESD [すなわち、半導体デバイスの製造過程における静電気放電対策] において、鍵となる重要な点は、ESD電位あるいは電界誘導の蓄積を、減少あるいは除去することにある。「先取り作用」、「複合材料」、および「柔軟な殻と薄膜」の発明原理が、[効果があるものとして] 実証されている。

3.1 空気イオン化機

 ESD電位の蓄積を減少させるために用いられる装置の一つは、空気イオン化機 (イオン発生機) を使うものである。これは [空気をイオン化して] 正イオンと負イオンとを高濃度で供給し、その近傍にある物体の帯電を中和するものである (図9)。これは、発明原理10の「先取り作用」(つまり、それが必要になる前に実施する) を適用したものである。

図9: 空気イオン化装置

3.2 トレイおよび運搬装置

 半導体デバイスを運搬するに際して、トレイや搬送装置 (図10)を静電気を散逸させる材料で作り、高速なESD放電をゆっくりさせるようにする必要がある。この材料は複合材料(発明原理40、「複合材料」)で作られ、ポリエーテルスルホンなどの材料中に炭素あるいはグラファイトの充填材を入れたものである。同様に、半導体デバイスと直接に接触する金属表面は、同様の静電気散逸材料を塗布しておく。

図10: 静電気を散逸させるトレイ

3.3 導電性の袋

 運搬中、これらの半導体デバイスはまた、導電性の袋 (図11)を用いることにより外部環境から隔離される。これらの袋は、ESD源に対してファラデーシールドを提供する。これは「柔軟な殻と薄膜」(発明原理30)である。同様に、リールに巻いたテープを覆うカバーテープもまた、発明原理30を実証するものである。

図11: 導電性の袋

 

4. まとめ

 静電気放電 (ESD) は半導体産業においてしばしば見られる故障メカニズムであり、製造プロセス技術の [一層の微細化という] 傾向のために、将来も同様であり続けるであろう。そのため、現在のデバイスのESD [すなわち、半導体デバイス自身に組み込むべき静電気放電対策] や製造時のESD [すなわち、半導体デバイスの製造過程における静電気放電対策] を研究し、そこにTRIZの発明原理がいかに活用されているかを研究することに、より一層の努力が必要である。今までのところ、活用が観察された発明原理には、「分割」(発明原理1)、「分離」(2)、「非対称」(4)、「併合」(5)、「汎用性」(6)、「先取り作用」(10)、「事前保護」(11)、「等ポテンシャル」(12)、「曲面」(14)、「高速実行」(21)、「災い転じて福となす」(22)、「仲介」(24)、「柔軟な殻と薄膜」(30)、および「複合材料」(40) がある。本研究は、半導体デバイスおよびその製造時の静電気放電対策 (半導体デバイスの設計を含む) におけるTRIZの発明原理を評価した初めての試みの一つである。さらに前進して、将来の静電気放電 (ESD) 対策にTRIZの発明原理をどのように適用できるかをより深く理解すること (特に、TRIZの技術システムの進化のトレンドの研究を含む) がより一層重要になるであろう。

 

参考文献

1) Song, C.L., Choo, W.C., Yeoh, T.S., ‘Emerging needs for test handler CDM ESD controls', International Conference on Semiconductor Electronics Proceedings, pp 180, 2004.

2) Yeoh, T.S., ‘Building in reliability during ESD design layout', International Physical & Failure Analysis Symposium Proceedings, pp 172, 1997.

3) Altshuller, Genrich, ‘40 Principles TRIZ Keys to Technical Innovation', Technical Innovation Center, MA, 2002.

4) Tate, Karen and Domb, Ellen, ‘How to Help TRIZ Begineers Succeed', TRIZ Journal, 1997.

5) Mann, D.L., ‘Hands-On Systematic Innovation', CREAX Press, Ieper, 2002.

 

著者について:

  TS Yeohは1987年にインテル・マレーシアに入社した。彼は現在、主任技師であり、製造時/デバイスの静電気放電(ESD)制御とTRIZに技術的関心を集中しており、2005年にTRIZのレベル3に認定された。勤務に並行して、彼はパートタイムの研究を通して大学院レベルの学位取得を探求した。1989年に、固体物理学の修士号、および1997年に、応用物理学の博士号を得た。彼は、いろいろな学術雑誌や会議に論文を発表しており、その中にはIEEE International Reliability Physics Symposium, IEEE International Physical & Failure Analysis of IC Symposium, IEEE Transactions on Semiconductor Manufacturing Journal, Acta Crystallografica Journal、日本物理学会論文誌、およびIEEE International Conference on Semiconductor Electronicsを含む。

 

 


 

論文和訳 PDF 形式 (8頁、369 KB)    

[注: ほんの少数箇所が本ぺージHTML版と違い、古い版になっています。]

 

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最終更新日 : 2007. 4. 5.     連絡先: 中川 徹  nakagawa@utc.osaka-gu.ac.jp